Pushkar Ranade, Chris Auth, Jack Kavalieros: 2045年的计算机芯片会是什么样?

00:00半导体行业从未受到过像当前AI需求激增这样大的冲击。

AI正在推动惊人的算力需求。

轻松超出我们最大产能的40%到50%,这是我以前从未见过的。

AI的进步一直由呈指数级增长的算力所驱动。要维持这种进步,像英特尔(Intel)这样的晶圆代工厂需要制造多得多的前沿算力,既要生产更多芯片,也要提升每颗芯片的能力。但这些芯片的生产受限于英特尔从供应商那里采购的设备瓶颈,其中最著名的就是ASML的EUV光刻机。

如果他们没有设备,就没法在这里造芯片。

为了准备对英特尔管理层的这些访谈,我花了两天时间参观英特尔的晶圆厂。我想了解制造全世界最先进的芯片需要什么,以及硬件如何塑造AI的未来。

00:47和我一起的是克里斯·奥斯(Chris Auth),他负责目前所有处于量产中的工艺的开发。我想更具体地了解的是,一个新工艺的开发究竟是如何进行的。如果14A将在三年后或两年后推出,那么从现在到那时会发生什么?我希望你尽可能详细地带我走一遍,从“良率是怎么提升的?”这个层面,到你们看哪些遥测数据?你们做什么样的实验?我想尽可能具体地了解未来两年会发生什么。

14A到现在已经开发了三年多,所以为了让它达到现在的阶段,已经做了相当多的前期工作。眼下,我们正非常接近工艺定型的阶段。我们正在敲定它将使用的制造设备组合,同时也在对每一个工艺步骤进行精细调校。工厂里需要完成的步骤大约有2,000道。每一道都需要做非常精细的工作,确保调校到位,能够投入量产,能够每周处理数千片晶圆,并且每一次都能重复做到。

现在你们可能有某个良率。请带我看看它是如何逐月提高的。有一条产线正在跑14A。从现在到下个月,会发生什么导致良率发生变化?你们怎么确定缺陷在哪里?又怎么去修复?

我们有一个持续进行的缺陷识别流程。识别缺陷主要有两种方式。一种是我们有在线计量(inline metrology)。我们有一些设备会检查晶圆,然后说:“啊,这里有个缺陷,这里有个缺陷,那里也有个缺陷。”另一种是在产线末端,要么做电学测试,要么做分选,看失效出现在哪里。我们会识别出失效,然后对这些失效做分析。我们会把它做成截面。你昨天去过TEM实验室,看到了怎样获得截面。你会得到一个缺陷的截面,从中你就能判断:“哦,这个缺陷位于这几层之间,所以它一定来自流程中的这一段。哦,我们在这一段有在线计量,它已经识别出了缺陷。这些就是我们需要去解决的缺陷。”我们学到的一点是,在一个制程节点里不要做太多创新,因为你做的创新越多,就越复杂。虽然你最终能让它跑通,但你必须赶上一个特定的时间表,而那正是你的客户最终想要的时间表。拥有可预测的时间表是关键的一环。你得想清楚,为了在客户需要的时间内满足客户的要求,你能放进去多少创新。

03:22英特尔曾经因为10纳米节点的延期,体会到这种取舍的代价有多高。该节点最初的目标发布日期是2016年,但直到2018年才开始制造。

通常英特尔一直是摩尔定律的守护者,每两年推出一代新的制造节奏,但他们最近的一批产品推迟了将近四年。

英特尔今天经历了四个月来最糟糕的一天,股价目前下跌超过15%。我还想指出,台湾半导体(台积电)因英特尔的坏消息上涨了13%。

请讲讲你认为英特尔从10纳米中吸取了哪些教训。

10纳米是一个很好的例子,说明我们当时设定了非常激进的目标。我们当时在做所谓的超微缩(hyperscaling),也就是微缩的速度比历史上通常的速度快得多。为了做到这一点,我们想出了各种各样的创新办法,在没有新设备的情况下实现这个目标,因为设备当时还没准备好。这给工艺带来了很大的负担,也给工程师们带来了很大的负担。不过说到底,10纳米是一项很棒的技术。它拥有世界一流的良率、世界一流的性能和世界一流的成本,只是我们花的时间比我们希望的要长。所以我们尝试把这一经验带到未来的技术节点中,并且说:“嘿,我们需要限制放进去的创新量,以确保它按时推进。”

你认为主要是哪项技术本该留到后续版本中?

EUV大概是最主要的一项。当我们开始定义10纳米的时候,得出的结论是EUV还没准备好。

EUV是极紫外光刻。它使用波长为13.5纳米的光来印刷芯片图案,比芯片制造商此前依赖的设备所发出的光波长短约14倍。波长越短,单次曝光能够印刷的特征就越精细。但英特尔判断这项技术赶不上时间。台积电则早得多地转向了EUV。它在2019年把EUV投入量产,并在2020年的5纳米节点上进一步扩大了产能。英特尔的第一个EUV工艺直到2023年才进入产品,所以台积电在这些机器上多了大约四年的经验。

昨天,我们在研究实验室预览了二维材料、CFET和钌互连。我很好奇你们是如何判断某项技术是否已经成熟到可以用于下一个节点的。

从10纳米中同样产生的一点,是我们开始定义一套成熟度指标。我们在一个我们称为阶段关卡(phase gate)的流程中使用这些成熟度指标,我们会说:“要从预研(pathfinding)进入开发,这些是我们需要达到的标准。”有良率标准、缺陷标准、性能标准,我们需要达到这些标准才能进入流程的下一阶段。如果有什么东西没达标,就是没能通过,它就会被推到下一代技术。我们专注于那些已经准备好、我们能够运行并纳入工艺的项目,因为关键之一就是按时推进。

06:28按时推进很难,部分原因在于新的晶体管设计需要数十年才能成熟。现代芯片晶体管是从1960年演示成功的平面MOS晶体管演变而来的。此后晶体管的历史,就是从二维走向三维的演进。克里斯接下来要描述的每一项进展,从FinFET到环绕栅极(gate-all-around),都是这一演进中的一步。所以,先看看一个基本的晶体管以及它的各个部分随时间发生了怎样的变化,会有帮助。晶体管基本上就是一个开关。当它打开时,电流可以在它的两端之间流动,这两端称为源极和漏极。一个叫栅极的部件位于源极和漏极之间的硅的上方。给栅极施加正电压会把开关打开,因为正电压会把下方硅中带负电的电子向上拉向栅极。不过,一层薄薄的绝缘层阻止它们真正到达栅极。于是电子就聚集在绝缘层正下方,形成一条从源极到漏极的薄导电通路。这就叫沟道。撤掉电压,电子就会散开,沟道消失,开关关闭。随着晶体管缩小,源极和漏极靠得太近,以至于在开关本应关闭时,电流仍然可以穿过沟道流动。我们需要一种更好的方法来控制沟道,防止电流泄漏。解决办法是让栅极从更多的侧面接触沟道,从而更紧地控制它。在最初的平面晶体管中,栅极只从顶部接触沟道。FinFET晶体管则把沟道挤压成一条薄薄的竖直硅鳍。栅极覆盖在鳍上,因此从三个面控制沟道。在此之后的下一步演进,是不仅覆盖沟道的顶部和侧面,也覆盖底部。这项技术称为环绕栅极,它把沟道切成薄薄的带状结构,每一条都被栅极完全包裹起来。但要让环绕栅极真正可行,需要新的材料和新的制造步骤。为了构建这些悬空的硅带,你首先要把它们夹在交替排列的临时占位材料层之间,这些占位材料占住了将来要放置栅极的空间。我们使用占位材料,是因为真正栅极中的材料经受不住后续的工艺处理,后续工艺包括把晶圆加热到大约1,000摄氏度。这些高温步骤完成后,芯片制造商会把占位材料刻蚀掉,留下悬空的硅带。然后他们在每一条硅带周围的空隙里填上一层薄薄的特殊绝缘体,称为高k材料,其作用是让栅极对沟道的拉力更强。再在这种材料之上,放上栅极本身的金属。FinFET于1989年在实验室中演示成功,并于2011年在英特尔进入量产。环绕栅极晶体管早一年,即1988年就已被演示,但三星直到2022年才开始生产环绕栅极芯片。所以,FinFET和环绕栅极这两个想法大约是在同一时期发展出来的,但它们进入量产相隔了十年。我想问克里斯,为什么花了这么久才走到当前的环绕栅极技术。

13:13对于14A,英特尔使用了一种新型光刻机:High-NA EUV。它使用与当今EUV机器相同的极紫外光,但改变了光学系统。NA,即数值孔径,衡量的是机器的反射镜能把多宽的光锥聚焦到晶圆上。你能聚焦的光锥越宽,光能刻出的光斑就越小。标准EUV机器的NA为0.33。High-NA将其扩大到0.55。因此High-NA单次曝光可以印刷出小约1.7倍的特征。当特征小于光刻机所能印刷的尺寸时,芯片制造商就必须把图案拆分到多次曝光中,每次印刷不同的一组特征。最密集的图案可能需要两次、三次甚至四次曝光。每多一次曝光,就要占用一台造价约2亿美元的机器的宝贵时间,同时也多了一次产生缺陷的机会。High-NA机器的价格大约是其两倍,但它们可以减少所需的曝光次数。因此,决定它们是否值得这个更高价格的问题是:它们能多节省多少时间,又能多降低多少缺陷风险。

现在你们在14A上使用High-NA EUV设备,而台积电则表示,这些设备对他们来说目前还不具经济性。你们是怎么决定下一代光刻设备是否已经可以采用的?

High-NA是一个很好的例子,说明由于我们的技术架构与台积电的不同,我们对同一套设备得出了不同的结论。我们使用背面供电(backside power)。这意味着你实际上缓解了正面的一些间距要求。这使得你可以用High-NA直接印刷。台积电由于没有背面供电,必须使用更紧的间距,而用High-NA做不到这一点,所以他们不得不使用双重图形化EUV。因此对他们来说,它帮助不大。对我们来说,则非常有帮助。目前在14A上,我们把它作为一个可选项,这是我们会与客户讨论的事情,因为它有一定的价值主张,同时也会增加一些复杂性。

克里斯指的是一项叫背面供电的特性。芯片上有两种不同的布线。电源线向晶体管输送电力,它们需要很粗。信号线让晶体管彼此通信。它们要细得多,但需要彼此隔开,这样一根导线上的信号才不会干扰另一根导线上的信号。过去,所有这些电源线和信号线都必须挤在晶体管上方。英特尔最新的工艺把这些电源线移到了晶体管下方,即晶圆的背面。这样就在上方腾出了空间,信号线就不必排得那么紧密。这一改变使High-NA对英特尔来说物有所值。没有背面供电的话,布线会非常紧密,即使使用High-NA也需要多次曝光才能印刷。有了背面供电,一次High-NA曝光就足够了。外部公司现在可以委托英特尔制造它们自己设计的芯片。它们遵循英特尔的工艺设计套件(PDK):即某个特定工艺能够制造什么的清单,以及制造时要遵守的规则。

对于计划在14A上开发的客户,你们现在需要把这一点锁定在PDK里吗?

它目前在PDK中是一个可选项,我们是按客户逐个讨论的方式来处理,看他们是否想走这条路。

对于18A,有公开报道称PDK存在延迟或问题,比如有些指令不起作用,人们很难使用你们的晶圆代工服务来制造他们的芯片。请讲讲英特尔转型成为晶圆代工厂,并拥有一套其他客户可以用来制造他们任何芯片的PDK的过程。

成为晶圆代工厂的过程中,肯定有一条学习曲线。我们的竞争对手也经历过这一点。PDK就是一个很好的例子。几十年来,我们一直是IDM(整合元件制造商)。我们去找自己的产品团队,向他们展示我们的晶体管数据,双方来回共享这些数据,而我们并没有一套正式的PDK式流程。所以这是我们在18A上不得不实施的一个新流程。18A起初是没有PDK的。我们从客户那里得到了大量反馈,涉及他们期望PDK在质量和成熟度上达到什么水平,以及他们希望在里面看到哪些信息。我们努力把这些纳入进来,确保我们的PDK满足客户的要求。这就是我们现在所处的位置。我们开始拿到具备这些内容的PDK,而14A从一开始就会具备。它的PDK质量非常高。同样,对于什么是PDK 0.5、什么是0.9、什么是1.0,也有相应的成熟度指标。我们一直在持续收集客户反馈,并把它们纳入到PDK的质量改进中。

在其大部分历史中,英特尔的晶圆厂只制造英特尔自己的芯片。这可能是台积电得以取得优势的部分原因。服务众多客户,让台积电有了更多可供学习的晶圆、更多可用于再投资的收入,也有了更大的交付期限压力。

19:20如果上世纪60年代有一只蝴蝶扇动了翅膀,你能想象这样一个世界吗:环绕栅极根本不是人们听说过的词,也不是人们熟悉的想法,人们想的是技术树上一条截然不同的分支?你认为在技术树上走到多远的地方,事情还可能完全不同?会不会我们连铜都不用?

如果你看看晶体管和互连,我们发展到今天的地方,就晶体管而言,环绕栅极成为理想的晶体管结构,在某种程度上是必然的。正如我说过的,在90年代我们就已经在谈论这类东西了。背面供电,这个就相当超前了。即使在90年代,要把整个硅衬底剥掉,再把线路做到背面,这个想法大概也有点太超前。至于铜,铜线当然是最好的,所以我不知道除了铜之外你还会走到哪里去。

但你们也在探索其他的——

对于一些最紧的间距,铜被取代是不可避免的。这是一个很好的例子,说明会有另一种材料进入其中。但对于较大的线条,我认为铜已经差不多是终点了。一旦你开始做环绕栅极晶体管,并且做背面供电,你就进入了一个非常不同的领域。现在你会看到,不再是“嘿,有一个衬底,然后把所有东西都堆在上面”。现在你有的是一个漂浮在互连之中的晶体管,你就会想:“好吧,那我为什么不做成晶体管、互连、再来一些晶体管、再来一些互连呢?”我们现在用分立芯片一块块叠起来做的这整套3D堆叠。现在你会想:“为什么我不能直接构建一整个这样的结构呢?”你在存储器上就能看到,NAND、DRAM。它们有一些令人难以置信的3D结构。NAND已经做到了,DRAM也在谈论这件事,而我认为DRAM终究也会走到那一步。很多人说:“哦不,我们不会这么做,因为未来五年里我们做不到。”嗯,拜托,让我们把时间尺度放大一些。放到10年、20年。到2045年,你认为能做到吗?这时你就会开始说:“哦对,我能想象到那时我们会有一些相当奇特的结构。”我们被自己所限制,因为我们只看到未来四年内可能的事情。正如我一直说的,当人们问“你怎么看技术微缩的走向?”,我们大约有四年的可见度。然后你走到了这四年,你会说:“嗯,我觉得从那里再往后四年,我们还能做点什么。”再走到那个四年,你又会说:“嗯,我觉得还是能做点什么。”但如果你开始谈论10年,就很难说它会是什么样子了。

克里斯关于向上构建的想法,可以从晶体管本身开始。芯片使用两种类型的晶体管,称为n型和p型,它们的工作方式相同,只是电荷相反。几乎每个电路都是由它们配对构成的。如今,芯片制造商把它们并排构建。下一步是把它们直接堆叠在一起以节省空间。原则上,这可以在同样的面积里容纳两倍的晶体管。这种设计称为CFET,即互补场效应晶体管(complementary field-effect transistor)的缩写。但每多一层都会增加制造步骤和成本,还会导致热量积聚,而这些热量没有明确的散出途径。

因为逻辑芯片比存储器消耗更多的功率,由于发热问题,你无法像做出HBM的DRAM堆叠或3D NAND那样轻松地对逻辑芯片做堆叠。从长远来看,这是根本性的问题吗?你怎么——

热管理。当你问“嘿,是什么限制了算力?”时,有三件事。一是开关能多快,也就是器件的频率。二是完成这次开关需要多少功率,也就是它的能效。第三是,你如何把这次开关产生的热量散发出去。这就是热管理这一块。这些都不是新问题。你可以回溯20年,看到关于这三件事的文章。问题在于热管理……你怎么处理它,尤其是当你开始谈论这些3D类型的器件时。我们需要那种系统级的分析和仿真工具。我认为这方面还处于起步阶段,因为我们才刚刚开始研究。它是一个限制因素,将来也会是,但同样,这些都是我们能够去解决的问题。

23:33问题会在投入工作后得到解决,但工程师的时间是有限的,用于实验的晶圆也是有限的。在成千上万个问题之间决定把资源分配到哪里,本身就是推进一个新节点中最困难的部分之一。我列席了英特尔的一场Hot Topics会议,这类决策就是在那里做出的。我现在和凯文·菲舍尔(Kevin Fischer)在一起,他今天早上在Hot Topics会议上定下了规矩,你们在会上讨论如何改进18A和18A-P技术。人们会带着他们正在做的各种实验、他们为提升良率和性能而想到的各种点子来找你,然后你和你的集成工程师会告诉他们你们需要什么数据、他们应该怎样推进、你们认为他们怎样可以让事情更快。我想让大家感受一下这些会议的文化。我觉得很触动的一点是,这个问题正在卡住你们最先进的节点。你们希望进展快,所以你会有点强硬地下重手。

我会说,普通的工程师并不了解这件事的利害关系和紧迫性,不了解它将如何影响英特尔的利润底线、如何影响我们的客户。他们对这些问题根本没有概念。他们通常会有一套想要去获取的标准。他们会碰到这样的边界:“我提了要求,有人说不行,那我就到此为止了。看来我得不到我要的这个东西了。”在这个行业里你会学到的一点是,你永远不会拥有完整的数据集。如果你想等到数据集完整,你就等得太久了。已经太晚了。我在那些会议上要做的很大一部分事情,就是决定在某个决策上我们要承担多大的风险,或者不承担风险。你需要说:“听着,我们现在就上吗?我们要开始冒生产的风险吗?”因为你在冒利润底线的风险。你在冒营收的风险。我担心你会把我塑造成一个恶魔,因为我对大家下了重手。

这可是个很棒的名声。

这真的是在传达紧迫感。每一天都很重要。

你能带我了解一个可能出现的具体问题吗?

你今天早上看到的例子之一就是外延结节(epi nodules)。

Epi是epitaxy(外延)的简称,指在已有材料之上生长新材料。芯片制造商让气体流过加热的晶圆,气体在其表面留下原子。下方材料的晶体结构充当模板。每个新原子都与其下方的原子对齐,新的一层延续同样的晶体。芯片制造商在制造芯片的多个阶段都会使用外延。在凯文所描述的这一步中,他们用它在栅极两侧把源极和漏极生长成小晶体。

在我们沉积外延的过程中,会出现异常生长,像是一个小肿瘤一样的东西。它长得极快。这会引发问题,因为一个外延结构会和另一个不该连的外延结构短路,于是晶体管就无法工作。然后你得缩小范围,弄清楚怎么去修复它。

27:45你今天早上观察到的其中一项,是我们在研究的一种特殊清洗,它能消除结节。结节会沉积出来,然后我们把它去除。另外一些讨论是关于结节的来源。把结节的来源消除掉。

存在某个问题。你们怎么判断它的来源是什么?

大体上,我们的工作是高度并行的。你怎么判断?修复这个问题最简单的办法并不总是显而易见的,所以我们会同时推进所有可能的修复方案。有时候,最先奏效的并不是你预期的那一个。一旦我们把它确认为该技术的首要问题,Hot Topics会议就会介入。这就是我们把资源调配给那些工程团队的方式,以便加快工作。

你说过有一种快速通道流程,如果晶圆卡住了某个实验,就可以更快地通过。

我们在工厂里有一套分级的体系,称为热批次(hot box)。每一级热批次都会更快一点。这只是工厂对特定的那一批(lot)、那一块在工厂里流转的硅片如何排定优先级的方式。我们最高级别的热批次,HotBox 1,会在工厂里飞速穿行。它在每一台设备上都享有优先权,但对整个工厂是一种拖累。如果这里有一位工厂的人,他们不喜欢打这张牌,因为你为了跑得极快,最终会低效地使用设备。可以把它想象成一条高速公路,你划出一条车道给拼车专用,这条车道本来人人都可以用,但你说:“好,这条道只给拼车。”那就是我们的HotBox 1。除了那一个实验,其他人都从这条车道上清走,而那一个实验就在高速公路上飞驰。

29:30凯文的工作是决定现在什么该上生产线,但前一天,我和杰克·卡瓦列罗斯(Jack Kavalieros)去了英特尔的研究实验室,看那些尚未准备好用于节点的想法。我们从布线开始。晶体管只有连接到其他晶体管时才有用,而在现代芯片上,这需要在晶体管上方堆叠十几层以上的金属导线,称为互连。这些导线由铜制成,而随着它们缩小,铜开始遇到麻烦。英特尔正在探索一种替代品:钌。

钌的电阻率更高,那你们为什么还在为未来探索钌?

有意思的是,当你缩小这些铜线的尺寸时,会遇到挑战。例如,铜通常需要一层衬垫(liner),才能沉积铜来填充这些线槽。钌在这方面非常不同,因为它是我们可以实际刻蚀的材料。这样一来,通过刻蚀它,我们就不需要那层衬垫。现在你缩小到那些非常精细的尺寸,如果你能用没有衬垫来换掉那层高电阻的衬垫,钌就开始占优势了。存在一个交叉点,在那之后钌会具有比铜好得多的导电性,也就是更好的电阻率。大致是在20纳米间距的范围,也就是说,你可以想象,间距的一半是金属线,另一半是把它们隔离开的电介质。

那么衬垫是什么?

可以把它几乎看作一层胶水层或过渡层,我们需要它才能沉积铜并让铜附着住,并让它与下方的铜线形成连接。这些都是相互衔接的铜线,彼此互连。但每次你沉积铜,它下面总会有一层衬垫。过去,这层衬垫可能占整个导电路径相当大的一部分。但随着时间推移,我们把它缩小、做薄了,于是铜又重新成为一个有力的竞争者。

我想知道的一点是,你们如何判断一项技术已经成熟、可以用于大批量制造。你提到在10纳米时,你们从铜转向了钴,而这带来了一些潜在的问题。你们怎么决定这项技术在规模化时能行得通?

把这些材料集成到晶体管生态系统这样复杂的系统中,涉及非常非常多不同的组成部分。可扩展性是一方面,但它的可集成性是另一方面。在我们做出选择钴的决定时,它是领先者。当时的结果更好。但随着我们与外部生态系统合作,也就是提供这些材料以及我们用来集成它们的设备的供应商生态系统,我们在后来发现了一些解决方案,可能让铜重新成为两者中更强的那一个。事情恰恰就是这样。对于我们经历的每一项技术,我们都会评估多个选项。当我们接近交付一款适合制造的产品的时间节点时,我们就必须做出决定。当时领先的选项是钴。现在又是铜了,而未来也许会是钌。

32:41我很想听听你对CFET的看法,也就是基本上把晶体管叠在一起。那方面的进展如何?你们能不断堆出越来越多的层吗?只能是两层吗?能做到三层、四层吗?你们最高能做到多少层?

对CFET的评估目前正在进行。不只是我们,我们的竞争对手也在做。外部的实验室也在研究它。它是可堆叠性的极致。我们之前一直在把晶体管压缩得越来越紧,而现在在某些方面我们放松了这一点,因为我们要把它们叠在一起。但堆叠并不意味着它们之间不需要互连。正如我们在新闻稿里看到的,原本在顶部、甚至底部的连接,现在必须在晶体管之间垂直走线。这是一个新的挑战,因为制造沟槽并填充这些沟槽的深宽比会变得越来越难。这并不像把晶体管叠起来那么简单,因为你仍然要考虑如何把它们互连起来。

这里的问题是刻蚀出那么深的孔吗?

刻蚀的深宽比是很大的一部分。我们正在和供应商合作,推动这方面的演进和改进,但同样重要的是用什么去填充这些极小的空间。因为填充有时会留下气隙或始终没有真正填满的孔洞,这并不理想。

我想有一种CFET的版本已经在这个实验室里跑通了。现在能工作的是什么样的晶圆或工艺?然后下一步是什么?再下一步又是什么,直到进入完整的大批量工艺?

演进这些技术的过程中,尤其是像架构这样更复杂的东西(不只是基础的化学或某种材料,而是像CFET这样完整的架构),其中一部分就是我们必须制作短流程验证载体(short-loop vehicle),以便获得更快的周转。正常的制造流程可能需要一个月甚至更久,才能完成它要经历的数千个步骤。我们这里的目标是把该流程中的单元拿出来,对其进行验证。我们利用短流程载体,获取电学参数和化学参数,以解决其中一些挑战,也就是那些减速带。一旦解决了它们,我们再把它们组合成更复杂的测试载体。你在这里会看到非常简单的东西。你可能在做一个二极管,可能在做一个电容,它们都是晶体管的组成部分。随着这些部分不断演进、变得更强、性能更好,你把它们组合起来做下一个阶段,那可能就是晶体管本身。就CFET的例子而言,你可能不会选择在四条纳米带上再叠四条纳米带。你可能只选择一条叠一条,因为处理这么高的结构,其深宽比的挑战自然会越来越大。所以我们会有一个简化版本的CFET,NMOS只有一根线,PMOS也只有一根线。这简化了我们的工作,但它仍然有助于我们评估器件的堆叠以及它们将如何互连。

但这里的特征尺寸是否已经和最终的一样小?还是说特征尺寸更大?

哦,当然。在某些情况下,至少一样小。比如,你听说过二维材料,也就是所谓的过渡金属二硫属化物(原话为transition layer dichalcogenides)。它们是非常非常薄的材料。基本上我们处理的就是一层单原子层。这些沉积都可以在这个实验室里完成。我们可以从导电性、接触它们的能力、调制其导电性的能力(这正是晶体管所做的事)等方面评估这些薄膜。所以是的,我们不仅有能力沉积原子尺度上非常小、非常薄的薄膜,也能印刷非常小的特征。我们有EUV技术或者电子束技术,可以让我们印刷出非常小的特征,类似于我们最终在生产中要制造的那些。

我想我凭直觉不太明白,因为我缺乏这个流程方面的背景:如果现在一个能工作的CFET已经拥有同样小的特征,为什么要花10年才能出现在我的手机里?我理解有一个过程,但为什么这个过程这么漫长?

当你面对的是像CFET这样的架构,而不是一种新材料时,答案会略有不同。材料当然面临被沉积、被刻蚀、被去除的挑战。它与上下其他层的兼容性,所有这些都必须先研究清楚,然后才能放进生产线。一种架构可能看起来只是简单的演进。“哦,你在做并排的纳米带晶体管。直接把它们叠起来有什么问题?”但叠起来这件事,当然会增加刻蚀、沉积、清洗的深宽比,而技术可能就是还没准备好。

但如果你们在这里已经做出来了,那就说明有一个版本的技术是准备好的,对吧?

对。我们做出了一个简化版本,它相对于我们目前并排的纳米带技术可能并没有优势,但我们需要继续演进它,比如做成两条纳米带,或者加入合适类型的金属和电介质,才能从该器件中榨出最大的性能。

明白了。所以这就像是一条长尾——

有一千个不同的步骤,都必须以一种非常独特的方式配合在一起,才能使性能与之前的技术相当,或者实际超越它。

这些想法通常会在哪里失败?你有像二维材料这样的20个想法。你根据什么来判断这个其实不值得继续追下去?

有时我们会发现材料的某些基本特性,与我们所做的其余工艺不兼容。第一层级的实验可能只是非常简单的沉积。你会说:“好,我能沉积出薄膜,我能观察它,能测量它。但一旦我试图在它上面做接触,什么都粘不住。”这可能是像附着力这样根本性的问题。工艺的下一步根本没有办法附着在这种材料上。所以你可能仅仅因为这么简单的原因就排除了一种材料。更复杂的挑战可能是,后续的工艺可能与下游步骤发生气体相互作用。例如,我沉积了薄膜,用其他材料给它做了封盖,但它们并不气密。于是我工艺中的第三步、第四步或第五步实际上仍然可能与它相互作用并改变它的性质。这就使它不稳定,现在我们必须为该工艺找到更好的气密封装方法。如果我们找不到控制它的办法,那对我们来说就是死胡同。

39:45堆叠晶体管仍处于研究实验室阶段。堆叠整颗芯片已经在生产中了,它解决的是另一个问题:分立的芯片之间如何相互通信。

现代计算机被划分为多个部分,每个部分针对不同的任务进行优化。例如,英伟达(Nvidia)的Blackwell数据中心GPU把两颗巨大的处理器芯片连接在一起,并在周围配了八组高带宽内存堆叠。这些芯片之间必须不断地来回传输数据。而在AI中,这种数据流量的速度,而不是原始计算本身,往往决定了工作负载完成的快慢。

想象两颗芯片并排放置,通过相对的边缘通信。如果你把每颗芯片的宽和长都加倍,电路面积会变成四倍,但用于连接的边缘长度只有两倍。这就是面积与周长的问题。随着晶体管越来越密集,芯片的计算能力增长得比其搬运数据的能力更快。业界多年来一直知道这个问题,所以已经发明了多种技术来应对它。

完成的电路必须经历最后两道工序:键合和封装。

芯片制造出来之后,仍然必须与其他芯片以及计算机的其余部分连接起来。这一步称为封装,在过去几十年里已经发生了很大变化。从高层面来看,你可以这样理解封装的演进:最初,芯片是并排摆放的。连接它们的导线从一颗芯片的侧面出来,通向另一颗。

为了实现更高的通信密度,业界引入了一块共用的硅片,称为中介层(interposer),让多颗芯片坐落在上面。一颗芯片可以通过直接穿过中介层的布线与其他芯片通信。这种封装通常被称为“2.5D”。

提高连接密度的另一种方式,是把芯片直接相互键合。这可以让芯片之间的连接更短,但这种想法的早期版本使用了焊料凸点,它们体积大,而且增加了电阻。更好的做法是跳过焊料,把两颗芯片的信号线连接直接相互熔合。

这被称为混合键合(hybrid bonding),它是半导体行业投入最多的技术之一。混合键合的原理是把一颗芯片的铜互连与另一颗芯片的铜互连对齐。然后将这些芯片压在一起并加热,使它们的互连膨胀,弥合芯片之间的间隙。这一过程也会使铜周围的绝缘表面彼此键合。因此,去掉焊料凸点之后,你最终会得到密度高得多的连接。但这项技术直到现在才进入量产,原因是它引入的对准和缺陷方面的挑战花了一段时间才得以解决。

在封装实验室里,我问了泰勒·奥斯本(Tyler Osborn),他是英特尔先进封装技术开发团队的总监,他们是如何把这项技术付诸实践的。

43:53混合键合有两种不同的方式:die to die(裸片对裸片)和die to wafer(裸片对晶圆)。也许你可以谈谈两者各自的优势,以及实际上哪一种效果更好。

当然。在英特尔内部,你所说的die to die,我们通常称为wafer to wafer(晶圆对晶圆)。我们实际上是取一整片晶圆和另一片晶圆,把它们键合在一起。这种方法目前在CMOS图像传感器行业中非常流行。事实上,它基本上主导了这个行业。人们也在研究把它用于存储器堆叠等其他方面。大家已经发表了各种各样的想法。

不过,其中的挑战之一是,你需要彼此完美匹配的裸片,而且要完美地一左一右,所以你必须能够让一个与另一个精确地键合。一对一的裸片尺寸是一个挑战。如果上下两层不是完全相同设计的器件,就是个问题。

对于晶圆对晶圆,要确保两片晶圆在分选(sort)结果上匹配得非常好,是有挑战的。也就是这里的分选良品阵列与那里的分选良品阵列。如果它们完全匹配,良品裸片和不良裸片都一一对应,那么我就能让这一操作的良品裸片良率达到100%。但这种可能性非常低。两者之间会有一定的随机性,无论这种随机性如何,都会造成良品与不良品键合的损失。

而对于芯片对晶圆(chip to wafer),我可以自己定规则。我可以先切割,得到在芯片级别已经测试过的已知良好裸片,然后只把已知良好的裸片键合到已知良好的基底位置上。

那么你认为将来做混合键合,会采用芯片对晶圆的方式吗?

我认为两种我们都会做。我们肯定有能力两种都做。这实际上由客户和架构驱动,但在逻辑对逻辑的领域,芯片对晶圆当然很有道理。

你在解释说,从先进封装走向混合键合,间距的尺寸在不断缩小。这还能走多远?

这是个很好的问题。从历史上看,正如我们所说,15年前第一级互连的间距是130到150微米。如今在大批量生产(HVM)中,我们在Foveros上做的是25微米间距。在这里我们做的是10微米以下,但外界已经有文献报道了。

事实上,封装领域每年最大的会议是5月举行的IEEE ECTC会议。今年那里有一篇论文展示了一个0.45微米间距混合键合器件的可靠性数据。所以你可以想象,这与我们目前在大批量生产中的水平相比,密度又提高了整整一个数量级。这种可扩展性已经得到证明。所以我认为前面还有很长的路。

在互连方面,在单片晶圆内部,它们之间通常相隔多远?

在晶圆厂的后道,你可以想象封装下方的那几层,尺寸通常在一微米到半微米左右。所以,如果你能把封装推进到0.5微米或更小,你几乎可以考虑把裸片顶部的若干层去掉,让硅内部较低的一层与硅内部另一个较低的层直接连接。这才是混合键合真正美妙的地方。

你甚至可以设想有朝一日,在两侧都减少互连层数,然后把它们键合在一起,使两个晶体管层之间的总IR压降更小。想到一旦进入这些领域,它能发展到什么程度,真的很酷。

其实我非常好奇……对于AI来说,混合键合为什么这么强大是说得通的,因为这样你可以获得到存储器的更高带宽。但你说过存在发热等各种问题。那么混合键合对非AI应用有什么优势?

问得好。有一些公司正在把它用于非AI应用,甚至是客户端设备。我认为它能在那里提供帮助的大事之一,第一,显然是同样的原始互连密度,尤其是在CPU和GPU之间这样的场景。

但另一点与功耗有关。就像我们之前谈到的,随着互连越来越精细,你可以降低该接口的总功耗,单位是每比特皮焦耳。在这些应用中使用混合键合,你可以把它看作封装帮助降低整个系统功耗预算的另一种方式。这会给你带来很多好处:更低的功耗、更少的发热,而在实际电气性能上收获同样的效益。

48:00到目前为止,谈的都是如何制造更好的芯片。问题的另一半是,如果AI实验室愿意为多得多的芯片付费,这个行业能制造出多少芯片。

我有机会和普什卡尔·拉纳德(Pushkar Ranade)交谈,他是英特尔的首席技术官。我很想了解,整个行业都必须依赖同一批供应商,这一事实是如何成为你们提升产能的瓶颈的。

就EUV设备而言,ASML每年生产不到100台。他们并不打算每年生产超过100台,即使到本十年末也不会显著增加。这些设备必须在你们、台积电,以及所有正在扩产的存储器厂商(比如SK海力士)之间分配。这会如何限制你们扩大产能来满足所有这些需求的能力?

这确实是一个限制因素。我们必须充分利用已经安装的产能。我们会设法提高现有设备群的产出。但EUV或者说ASML并不是唯一的瓶颈。它肯定是比其他一些设备更大的瓶颈,但在很大程度上,我们看到所有设备都出现了严重的供应短缺。

即使其他设备有多家供应商,一旦你锁定了某个工艺流程(比如18A,它现在已是成熟工艺),我们就需要特定的设备。我们不能为同一个工艺去另找一台不同的设备。所以我们被锁定在那一种设备、那一家供应商上,并且依赖它。

这给14A在如何构建上带来了什么教训?到2028年,世界会变得如此疯狂。你们如何以一种让爬坡具有灵活性的方式来构建?

做法是(我们一直在这么做,而且一般大家都这么做):尽可能在从一个节点到下一个节点的过程中保持可替换性。从18A到14A,也许可以说80%的设备组合可以复用。当然,14A会需要一些新的能力,因为它的几何结构更密,所以会需要一些独特的设备。

你对每月你们能生产多少晶圆的最终瓶颈是什么有概念吗?即使你们决定投入无限的资金做资本支出?

在现有约束下,假设我们必须从给定的设备占地规模中最大化产出,那我认为只能是渐进式的,因为今天的工艺良率已经相当高了。如果你的良率已经相当高,那么每多提高1%都极其困难,因为它已经是一个精细调校过的工艺。

世界上的设备够不够让你们把前沿晶圆的产量提高到10倍?

不是10倍,但大概可以到2倍,是的。

这相当有意思,因为AI行业十年来一直在以每年3倍的速度增加算力。你是说这根本无法持续下去。

除非整个供应链(从设备供应商开始,到他们的供应商,再到他们的次级供应商)除非每个人都生产更多,否则你就无法提高产出。

为了让听众了解AI需求有多大,以及它在多大程度上为你们生产的产品变现:你可以算一算,数字似乎表明,英特尔仅仅投入几十亿美元的资本支出,就能产出足够的芯片(或者说足够芯片所需的逻辑部分),为AI模型公司创造比如1,000亿美元的收入。

当然,这个栈里还有很多其他参与者。还有存储器和其他东西。但令人难以置信的是,几十亿美元的资本支出(可以在许多年里摊销)每年都能产生1,000亿美元的收入。这似乎表明,在某个时刻这应该会向下传导。在某个时刻,AI实验室可能会直接说:“我们全都买下。能生产多少就生产多少。我们保证未来的收入流。”

有早期迹象表明,这可能已经在发生了。需求信号实在太强了。但我想你是在暗示价值正在技术栈的顶部积累。本质上发生的是,我们从30到40年前(也许更久)完全垂直整合的行业,转变成了一个非常水平分工的行业,其中有晶圆代工厂,有设备制造商,还有他们的供应商。

如今,每一家超大规模云厂商(hyperscaler)都在设计自己的芯片,而且这些超大规模云厂商的规模如此之大。例如,有些模型公司的需求高到足以轻而易举地独自消耗一整座晶圆厂的硅产出,甚至多座晶圆厂的产出,而且它们肯定有资金来支持这一点。

所以从某种意义上说,我们正在从水平分工的世界再次走向一个准垂直的世界。它不是单体式的垂直整合,而是一种虚拟的垂直整合。

53:14这个行业里规模经济的本质是什么?看看台积电和英特尔在前沿制程上出货的晶圆数量,台积电是3倍以上。在这个阶段,规模经济能给你带来什么样的优势?或者说,一旦达到某个点之后,规模经济就会减弱?

这是个非常重要的问题。这整个行业完全依赖规模经济。如果你看所有先进制造业公司,在半导体代工领域,规模经济大概是最纯粹的。原因在于固定成本高得难以置信。一旦你建成一座晶圆厂,大约80%的成本结构是固定的。这意味着产能利用率每多提高一个百分点,都会带来多得多的收入。

所以这极其重要。我们会为晶圆厂利用率的每一个额外百分点而争取,也会为晶圆厂产出的每一个额外百分点而争取。假设我今天在生产一些晶圆,良率是60%。如果我改进了工艺,裸片良率变成65%或70%,这并不是线性的优势。我在给定的占地规模下得到了多得多的产出。所以规模经济总有改进的空间。

这是你在这个行业里看到如此多整合的原因之一。正是出于这个原因,先进节点上只剩下三家晶圆代工厂。一路走来,许多公司干脆停止了制造。不知道你有没有看过……有一张图,40年前大约有20家晶圆代工厂。随着时间推移,代工厂的数量不断减少,直到今天只剩三家。

那么追赶台积电的具体总体规划是什么?即使台积电领先,他们的前沿制程上也有大量溢出的需求,N3现在大部分是AI加速器,也许单是英伟达就占了大部分。还有对CPU和其他东西的所有这些需求,顺便说,这些同样是AI所需要的。由于AI,对CPU的需求出现了巨大的涌入。

你如何看待目前这个机会,即英特尔落后几年,而台积电则严重饱和?

追赶台积电有多个方面。我们需要追赶的是规模。就像你说的,他们今天是比我们大得多的晶圆制造商,甚至比三星还大。在规模上追赶将是一个渐进的过程。

如果你指的是单纯在技术上追赶,我认为我们已经到了。我们可能在性能、功耗或面积密度上差几个百分点。但这种基准比较,即某家代工厂领先或某家落后,是在你落后或领先整整一代或两代的时候才有意义。那时它才会对你的裸片产出、裸片面积或功耗等功能产生实质性的影响。但如果你们相差在几个百分点之内,那时你就是在吹毛求疵,因为它不是很单一维度的。它不只是关乎密度,也不只是关乎原始性能。不同的应用需要不同的侧重方向。

你可以差几个百分点,但你需要准时。你的执行力需要做到良率非常高,以支持非常大规模、非常快速的爬坡。这实际上比在性能或面积上追赶几个百分点更重要。

我看了一些SemiAnalysis的数据,似乎表明就晶体管密度而言,将于2028年推出的14A与N2相当。

首先,我对你的基准比较持异议。不过就像我说的,重要的是总体上处在合适的范围内,并且非常可预测。另外,它不是单一维度的。我们并不是只造一种类型的晶体管,比如14A或18A。你要造几种不同类型的晶体管。有低漏电晶体管,也有高性能、高驱动电流的晶体管。

你还要造SRAM。有高密度SRAM,也有高性能SRAM。还有许多其他功能,比如模拟电路、射频电路。是所有这些的总和,才让一项技术具备竞争力。

我想这使得你们现在的资本支出更加重要了。台积电今年的资本支出预计约为500亿美元。你们预计约为200亿美元。如果你们现在购买的设备将决定谁能满足即将到来的所有这些疯狂的AI需求,那么这使得现在资本支出的差距更加重要,对美国与其他国家相比也是如此。

是的,非常如此。今天拿我们和台积电比有点不公平,因为今天他们基本上是为所有人代工的晶圆厂,而我们主要是为英特尔自己代工。我们会成为为其他公司代工的晶圆厂。到时候,我们的资本支出也会增长。

英特尔在60年代末是从DRAM业务起家的。你们当时生产DRAM,后来卖掉了。几年前,你们又卖掉了闪存业务。对此你怎么看?为了让听众了解背景,这些现在都是价值数万亿美元的产业,因为它们在AI需求的推动下爆发了。

显然,事后看来,当时大概不是出售闪存业务最明智的时机。我们当时那样做有很好的理由。显然,没有人能预见到这种巨大的需求。

但今天,世界会吞下所有能制造出来的算力,也会吞下所有能制造出来的存储器。我认为,今天存储器的供应紧缺比算力更严重。

我可以总结一下我认为你的预测的要点吗?你可以告诉我是否正确。边际产量实际上可以增长得很快(以12个月为尺度),但到本十年末为止的增长量极其有限。明年的产量可能比人们预测的更高,但2030年的产量不会比人们预测的显著更高。

除非整个供应链非常迅速地提高产量。我们已经在2026年中了,所以离本十年末没有多少年了。考虑到交付周期……假设你今天下了一个巨大的设备订单,你要等18个月才能拿到这些设备。那基本上就已经到2028年了。从那时起,如果你还得建一个新的厂房外壳、建一座新的晶圆厂,那基本上就要到本十年末了。

61:02我认为讨论一下你们与埃隆在Terafab上的合作会很有意思。那边是什么情况?

嗯,埃隆已经公开谈过他想要建一座晶圆厂。

我们要么建Terafab,要么就没有芯片。而我们需要芯片,所以我们要建Terafab。

想法大致相同。他看到的是对硅、对算力和存储器的需求出现了巨大的增长。我认为他得出的结论是,他自己的业务将需要大量的硅。

他想也许自己全部搞定就行了。但与造车等不同,这是一个极其精细而复杂的过程,所以我们认为可以合作,帮助加快他建成自己的晶圆厂。

但由于设备层面的瓶颈,世界上的硅净产量似乎不会增加。只不过,如果有人新建一座晶圆厂,他们会获得有保障的供应,而如果与别人的晶圆代工厂合作,就得不到这种保障。

不只是设备。晶圆厂确实需要大量的电力、大量的水、大量的耗材。还有许多其他的输入变量。

但这些可以扩展,而设备不行。

有些比其他的更难,但是的。从某种意义上说,是的,我们需要多得多的设备。但确实,我们也需要多得多的原始晶圆厂空间、原始的洁净室产能。

如果你想想像英特尔这样的晶圆代工厂,必须建造这些昂贵的设施、购买昂贵的设备,我想知道你认为这里面的经济性从根本上会是什么样子,它能不能变得更经济,能不能扩展得更快。

就像我之前描述的,这是一个资本极其密集的行业。如果你把过去20年、30年、40年建一座晶圆厂的成本画出来,我认为它是每4到5年翻一番。即使在晶圆厂内部,如果你看光刻(这是最昂贵的模块,仅仅是图形化)的成本,它本身翻倍的速度比这还快。今天,一台High-NA EUV扫描机及其所有相关设备的成本大约是4亿美元。

那么这意味着什么?如果这个速度继续下去,如果你直接把线延伸下去,这是否意味着四年后图形化的成本会达到8亿美元左右?这实在说不通。

一个非常有意思的思想实验是问:有没有一些我们今天能做、而可能20年前做不到的、非常根本地不同的事情?这个行业出于非常充分的理由而极度规避风险,正是出于那个理由。你投入了数百亿美元,你真的不想冒任何风险。你希望继续按照几十年来实实在在一直在用的方式做事。

这不只是半导体行业如此,而是一切领域真的都如此。如果你一个十年接一个十年地一直这样做,你就会被灌输得根深蒂固。英特尔大概有些新来的工程师,他们进来之后被教导:“晶圆厂就是这样运转的,这就是工艺流程。”他们就把这当作金科玉律。事情就是这样做的。但这真的是今天制造芯片的最好方式吗?这是一个非常正当的问题。

我很好奇你在暗示什么,因为它可能是任何事情,从想办法减少光刻次数、节省这个昂贵的部件,到也许我们需要重新思考晶体管。这个程度是——

以上全部。晶体管架构正在演进。仅硅晶体管就已经演进了30到40年,而且还会继续。你们看到了从平面晶体管到FinFET,再到现在的环绕栅极晶体管的演变。还会有更多。这条路线图是存在的,相当明确,有很多人在为之努力。

但也有一些事情,比如……你今天真的需要洁净室吗?你需要基础设施像今天这样精密、这样复杂吗?

当然,可以做一个实验:让人们在研究用的晶圆厂里吃汉堡、抽雪茄,看看良率会怎么样。

那会是一个很棒的实验,但没有哪个现有的厂商(无论是英特尔、台积电还是三星)愿意主动去做。这就是我这么说的意思。这是一个有充分理由而极度规避风险的行业。生产力每损失一天就是……我不知道是多少美元。

但你在未来不必再建洁净室,能省下那么多钱。

但这真的是风险问题,是对未知的恐惧。没有人愿意主动承担这种风险。这就是为什么我认为有时候从一张白纸开始、重新思考一切是件好事。

顺便说,同样的道理也适用于芯片设计。我们做CPU设计的许多方式,大概在30年前就已经定型了。这是否意味着现在仍然用同样的方式去做是明智的?大概不是。但这是一个非常复杂的问题。在芯片设计中,我想承担风险的能力也许更高一些。而在制造这边则没那么高。但鉴于今天的经济状况,我认为这是一个非常正当的问题。也许有更聪明的方式来做这件事。

最后,也许我们回到采访开始时问的同一个问题:英特尔如何应对这场即将到来而且已经到来的疯狂AI需求?

听起来英特尔应该做的是(如果最终的瓶颈在于,你们已经拥有这些晶圆厂,已经有能力扩建这些晶圆厂,但你们最终缺乏的是来自供应链上游的设备)就是现在尽可能多地筹集资金。就像英伟达据报道已经通过数千亿美元规模的承诺锁定了存储器和其他组件一样,英特尔也许应该做同样的事情:做出所有这些承诺,这样在未来几年里,美国就能处于有利位置,让大部分最先进水平的半导体制造发生在这里。

你的意思是我们应该购买多得多的设备,对吗?

是的,因为听起来如果不这样,几年后你就会陷入这样的处境:“哦天哪,我们现在本可以赚到数万亿美元,但所有的设备都在台湾。”

是的,这是一个非常正当的问题。如果我们当时知道今天所知道的,我们大概一年前就会投入更多。以我们现在所知道的来看,我认为我们会投入更多。